la ENERGÍA es una arquitectura de sistema de instrucción del RISC diseñada por IBM . El nombre es un Backronym para ISC nhanced del R E del ith del W del ptimization del O del erformance del P .
La ENERGÍA es también el nombre de una serie de microprocesadores que ejecuten la arquitectura de sistema de instrucción ( AIA ). Los microprocesadores de la serie de ENERGÍA se utilizan como la CPU principal en muchos de los servidores, de los miniordenadores, de los sitios de trabajo, y de los superordenadores de IBM. El POWER3 y los microprocesadores subsecuentes en la serie de ENERGÍA todos ejecutan la arquitectura 64-bit de PowerPC completo . Los POWER3 y arriba no ejecutan las viejas instrucciones unas de los de la ENERGÍA que fueron quitadas del AIA cuando salió el PowerPC AIA o las extensiones unas de los POWER2 tales como lfq o stfq.
IBM también está animando a otros reveladores y fabricantes a utilizar la arquitectura de la ENERGÍA o cualquier otro derivado de él a través de la comunidad de Power.org ; esto incluye toda la PowerPC y célula.
Apéndice E del libro I: La arquitectura de sistema de instrucción del usuario de PowerPC del libro de la arquitectura de PowerPC, versión 2.02 describe las diferencias entre la ENERGÍA y las arquitecturas de sistema de instrucción POWER2 y la versión de la arquitectura de sistema de instrucción de PowerPC ejecutada por el POWER5.
Historia
El proyecto 801
En 1974, el IBM comenzó un proyecto con un objetivo de diseño de crear una red grande de la teléfono-conmutación con una capacidad potencial de ocuparse por lo menos de 300 llamadas por segundo. Fue proyectado que 20.000 instrucciones de máquina serían requeridas de manejar cada llamada mientras que mantenían una respuesta en tiempo real, así que una velocidad de procesador 12 MIPS eran juzgadas necesarias. Este requisito era extremadamente ambicioso por el tiempo, pero fue observado que mucha de la complejidad de CPU contemporáneas se podría dispensar con, puesto que esta máquina necesitaría realizar solamente la entrada-salida, ramifica, agrega colocar-colocarse, los datos del movimiento entre los registros y memoria, y no tendría ninguna necesidad de instrucciones especiales de realizar aritmética pesada.Esta filosofía de diseño simple, por el que cada paso de una operación compleja sea especificado explícitamente por una sola instrucción de máquina, y todas las instrucciones se requiere para terminar en el mismo tiempo constante, vendría más adelante ser conocida como RISC .
Por 1975 el proyecto del interruptor de teléfono fue cancelado sin un prototipo. De las estimaciones de simulaciones produjo en el primer año del proyecto, sin embargo, miraba como si el procesador que era diseñado para este proyecto podría ser un procesador de fines generales muy prometedor, así que trabaja continuado en el edificio #801 del centro de investigación de Thomas J. Watson, en el " 801 " proyecto.
Proyecto de investigación 1982 “guepardo”
Por 2 años en el centro de investigación de Watson los límites superscalar del diseño “801” fueron explorados, por ejemplo la viabilidad de ejecutar del diseño “801” usar unidades funcionales múltiples para mejorar funcionamiento, similar a qué había sido hecha en el modelo 91 System/360 de IBM y la CDC 6600 (aunque el modelo 91 había sido basado en un diseño del CISC). Para determinar si una máquina del RISC podría mantener instrucciones múltiples por ciclo, o qué cambios de diseño necesitan ser realizados al diseño “801” para tener en cuenta un diseño de la múltiple-ejecución-unidad “801”.
Para aumentar el funcionamiento “guepardo” tenía la rama separada, el punto fijo, y unidades de ejecución flotantes. Muchos cambios fueron realizados al diseño “801” para permitir un diseño de la múltiple-ejecución-unidad. " Cheetah" fue planeado original ser fabricado usar tecnología bipolar del ECL, pero antes de el 1984 Cmos produjo un aumento en el nivel de integración del circuito mientras que mejoraba funcionamiento de la transistor-lógica.
El proyecto de América
En 1985, la investigación sobre una arquitectura de segunda generación del RISC comenzó en el centro de investigación de IBM Thomas J. Watson, produciendo el " Architecture" de AMÉRICA; ; en 1986, IBM Austin comenzó a desarrollar la serie RS/6000, basada en esa arquitectura.
ENERGÍA y RS/6000
En febrero de 1990, las primeras computadoras de IBM para incorporar la arquitectura de la ENERGÍA (" Funcionamiento optimizado con RISC" realzado;) fueron llamados el " RISC System/6000" o RS/6000. Estas computadoras RS/6000 fueron divididas en dos clases, los sitios de trabajo y los servidores y por lo tanto introdujeron como la central eléctrica y el POWERserver. La CPU RS/6000 tenía 2 configuraciones, llamadas el " RIOS-1" y " RIOS.9" (o más comunmente el " POWER1" CPU). Una configuración RIOS-1 tenía un total de 11 virutas discretas - una viruta del escondrijo de la instrucción, viruta de punto fijo, viruta flotante, 4 virutas del escondrijo de los datos, viruta del control de almacenaje, 2 virutas de la entrada-salida, y una viruta del reloj. La configuración más barata RIOS.9 tenía 8 virutas discretas - una viruta del escondrijo de la instrucción, viruta de punto fijo, viruta flotante, 2 virutas del escondrijo de los datos, viruta del control de almacenaje, virutas de 1 entrada-salida, y una viruta del reloj.
Una puesta en práctica monopastilla de RIOS, RSC (para el " " de la viruta del RISC solo;), fue convertido para el bajo-fin RS/6000; las primeras máquinas usar el RSC fueron lanzadas en 1992.
El Amazonas
En 1990 el proyecto del Amazonas fue comenzado para crear una arquitectura común que recibiría el AIX y OS/400. El equipo de la ingeniería de AS/400 en IBM diseñaba un sistema de instrucción del RISC para substituir el sistema de instrucción del CISC de las computadoras existentes de AS/400. Su diseño original era una variante del " existente; IMPI" sistema de instrucción, ampliado a 64 pedacitos y dado algunas instrucciones del RISC de acelerar más de cómputo los usos comerciales intensivos que eran puestos en AS/400. La gerencia de IBM quisiera que utilizaran PowerPC, pero resistieron, sosteniendo que el sistema de instrucción existente de 32/64-bit PowerPC no permitiría una transición viable para el software OS/400 y que el sistema de instrucción existente requiriera las extensiones para los usos comerciales en AS/400. Eventual, una extensión al sistema de instrucción de PowerPC, llamado " Amazon", fue convertido.
Al mismo tiempo, los reveladores RS/6000 ampliaban amplio su línea de productos para incluir los sistemas que atravesaron de sitios de trabajo bajos, a los sistemas competidor-grandes del SMP de la empresa de la unidad central, los sistemas arracimados de la superinformática RS/6000-SP2. Los procesadores de PowerPC se convirtieron en la alianza de la PUNTERÍA se adaptaron al sitio de trabajo bajo del RISC y al pequeño espacio del servidor bien. Pero, unidad central y los sistemas arracimados grandes de la superinformática requirió más funcionamiento y características de RAS que los procesadores diseñados para Apple PowerMacs. Los diseños múltiples del procesador fueron requeridos para cumplir simultáneamente los requisitos de Apple enfocado coste PowerMac, los sistemas de alto rendimiento y de RAS RS/6000, y la transición de AS/400 a PowerPC.
El Amazonas fue extendido para apoyar esas características también, de modo que los procesadores se pudieran diseñar para el uso en ambas máquinas de gama alta de RS/6000 y de AS/400.
El proyecto para desarrollar el primer tal procesador era " Bellatrix" (el nombre de una estrella en la constelación de Orion, también llamado el " El Amazonas Star"). El proyecto de Bellatrix era extremadamente ambicioso en su uso penetrante de circuitos uno mismo-medidos el tiempo y pulso basados y de las herramientas de EDA requeridas para apoyar esta estrategia de diseño, y fue terminado eventual. Para tratar el sitio de trabajo técnico, el superordenador, y la ingeniería/los mercados científicos, IBM Austin (el hogar del RS/6000) entonces comenzaron a desarrollar una sola versión de la viruta del tiempo-a-mercado del Power2 (P2SC) paralelamente al desarrollo de un procesador 64-bit sofisticado de PowerPC con las extensiones POWER2 y el gemelo sofisticó las unidades de la coma flotante de MAF (el POWER3/630). Para tratar los usos comerciales RS/6000 y los sistemas IBM Rochester (el hogar de AS/400 de AS/400) comenzó a desarrollar los primeros de los procesadores 64-bit de gama alta de PowerPC con las extensiones de AS/400, y IBM Endicott comenzó a desarrollar un procesador monopastilla bajo de PowerPC con las extensiones de AS/400.
El " A25/30; Muskie" procesador de AS/400 de la multi-viruta y " de gama alta A10; Cobra" el procesador monopastilla de AS/400 salió en 1995.
En 1997, el " Apache" el procesador, desarrollado en IBM Endicott, fue lanzado. Fue utilizado en RS/6000 bajo el nombre el RS64, y en AS/400 también, al igual que sus sucesores RS64.
POWER2
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IBM comenzó el esfuerzo del procesador POWER2 como sucesor al Power1 dos años antes de la creación de la alianza de 1991 Apple/IBM/Motorola en Austin, Tejas. A pesar de la afectación por la diversión de recursos para jumpstart el esfuerzo de Apple/IBM/Motorola, el Power2 llevó 5 años del comienzo el envío del sistema. Agregando una segunda unidad de punto fijo, una unidad flotante del segundo y otros realces del funcionamiento al diseño el Power2 tenía funcionamiento de la dirección cuando fue anunciado en noviembre de 1993.
Las nuevas instrucciones también fueron agregadas al sistema de instrucción:
Instrucciones del almacenaje del Quad-word. La instrucción de la carga del quad-word se traslada dos valores de precisión doble adyacentes a dos registros de coma flotante adyacentes.
Instrucción de la raíz cuadrada del hardware.
Flotante a las instrucciones de la conversión del número entero.
Para apoyar las líneas de productos de RS/6000 y de RS/6000 SP2 en 1996, IBM tenían su propio equipo de diseño ejecutar una puesta en práctica monopastilla de POWER2, P2SC (" POWER2 Chip" estupendo;) fuera de la alianza de Apple/IBM/Motorola en IBM el proceso más avanzado y más denso de CMOS-6s. P2SC combinó todo el Power2 separado Icache, punto fijo, coma flotante, control de almacenaje, y los datos depositan virutas de la CPU sobre un solo enorme mueren. A la hora de su introducción, P2SC era el procesador más grande y más alto de la cuenta del transistor de la industria. Era uno del primer, si no el primer procesador para tener un regulador integrado de la memoria en la CPU. A pesar de el desafío de su tamaño, la complejidad, y el proceso avanzado del Cmos que el primer graba-hacia fuera la versión del procesador podían ser enviado y tenía funcionamiento de la coma flotante de la dirección cuando fue anunciado. P2SC era el procesador usado en el ajedrez azul profundo 1997 de IBM que jugaba el superordenador que batieron a grandmaster Gary Kasparov del ajedrez. Con su gemelo las unidades sofisticadas y los interfaces anchos y bajos enormes de la memoria del estado latente, P2SC de la coma flotante de MAF fueron apuntados sobre todo en la ingeniería y los usos científicos. P2SC fue tenido éxito eventual por Power3/630 que 64bit incluido, ayuda de la capacidad del SMP, del escondrijo L2, y una transición completa a PowerPC además de unidades gemelas sofisticadas P2SC de la coma flotante de MAF.
PowerPC
considera también: PowerPC
En 1991 IBM realizó que puede ser que puedan hacer ENERGÍA una arquitectura en grandes cantidades haciendo y vendiendo virutas a otros fabricantes del sistema. Se acercaron al Apple con la meta de la colaboración en el desarrollo de una familia de microprocesadores monopastilla basados en la arquitectura de la ENERGÍA. Pronto después de, Apple, como uno clientes más grandes de s de Motorola de los 'de los microprocesadores de la mesa-clase, pidió que Motorola ensamblara las discusiones debido a su relación larga, su experiencia más extensa con los microprocesadores en grandes cantidades de la fabricación que IBM y servir como segunda fuente para los microprocesadores esta colaboración de tres vías basada en Austin, Tejas se conocía como la alianza de la PUNTERÍA, para el pple del A, BM del I, otorola del M .
El resultado después de 2 años de desarrollo en 1993 era la arquitectura de PowerPC, una versión modificada de la arquitectura de la ENERGÍA. La arquitectura de PowerPC agregó instrucciones de la coma flotante de la solo-precisión y el inter-registro general multiplica y divide instrucciones, y quitó algunas características de la ENERGÍA tales como especializado multiplica y divide instrucciones usar el registro de MQ. También agregó una versión 64-bit de la arquitectura y de la ayuda para el SMP.
La primera viruta de PowerPC era el PowerPC 601 . Ver la página de PowerPC para más información sobre PowerPC.
POWER3
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IBM introdujo el procesador POWER3 en 1998. Ejecutó el sistema de instrucción 64-bit de la ENERGÍA, incluyendo todas las instrucciones opcionales del AIA (en ese entonces), y tenía dos unidades flotantes, tres unidades de punto fijo, y dos carga-almacenan unidades. Todos los procesadores subsecuentes de la ENERGÍA ejecutaron los sistemas de instrucción 64-bit completos de PowerPC y de la ENERGÍA, de modo que hubiera no más cualquier procesador de IBM que ejecutara solamente ENERGÍA o solamente POWER2.
POWER4
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IBM introdujo el procesador POWER4, el primer en las GIGA-Series, en 2001. Era, otra vez, un procesador 64-bit lleno, ejecutando el sistema de instrucción 64-bit completo de PowerPC; también tenía las extensiones de AS/400, y fue utilizado en sistemas de RS/6000 y de AS/400, substituyendo POWER3 y los procesadores RS64. Había un nuevo lanzamiento del AIA a este punto llamado el PowerPC 2.00 AIA que agregó unas par de extensiones al AIA, como un mfcr que también tomó una discusión del campo.
POWER5
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IBM introdujo el procesador POWER5 en 2004. Es un procesador del dual-corazón con la ayuda para el multithreading simultáneo con dos hilos de rosca, él ejecuta tan 4 procesadores lógicos. Usar el " de ViVA ; Vector virtual Architecture" varios procesadores POWER5 pueden actuar juntos como solo procesador del vector. El POWER5 agregó más instrucciones al AIA.
El POWER5+ agregado aún más instrucciones y allí era un nuevo lanzamiento del AIA 2.
POWER6
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El POWER6 fue anunciado el 21 de mayo de 2007. Agrega el VMX a la serie de ENERGÍA. También introduce la segunda generación de ViVA, ViVA-2, que es el cambio más grande a la serie de ENERGÍA de procesador desde la transición de POWER3 a POWER4. Es un diseño del dual-corazón, alcanzando 4.7 gigahertz en 65 nanómetro. Tiene tecnología de comunicación interchip muy avanzada. Su consumo de energía es casi igual que el POWER5 precedente, mientras que ofrece funcionamiento doblado.
POWER7
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Actual en el desarrollo en IBM, el POWER7 será el primer de las Peta-Series. Ha proyectado para el lanzamiento alrededor de 2010 y ha sido seleccionado por DARPA como procesador potencial para ser utilizado en su superordenador de los Peta-FRACASOS. En el 2000s temprano IBM sometió su oferta y recibió $53 millones de DARPA para continuar participando en el desafío; en IBM 2006 recibido $244 millones para construir una computadora del petaFLOPS para DARPA.
La arquitectura
El diseño de la ENERGÍA se desciende directo de la CPU anterior 801, considerada extensamente ser el primer diseño verdadero del procesador del RISC. Los 801 fueron utilizados en un número de usos dentro del hardware de IBM, pero no se sabían público hasta que lanzaran el de pobre-ejecución IBM PC/RT en los a mediados de los años ochenta. En el tiempo casi igual que el PC/RT era lanzado, IBM comenzó el proyecto de América del, para diseñar la CPU más de gran alcance en el mercado. Estuvieron interesados sobre todo en problemas de la fijación dos en el diseño 801:
el
los 801 requirió todas las instrucciones de terminar en un ciclo de reloj, que eliminó instrucciones de la coma flotante
aunque el decodificador fuera canalizado como efecto secundario de estas operaciones del solo-ciclo, no utilizaron los efectos de Superscalar
La coma flotante se convirtió en un foco para el proyecto de América, y IBM podía utilizar los nuevos algoritmos desarrollados en el principios de los 80 que podría apoyar de precisión doble 64-bit se multiplica y divide en un solo ciclo. La porción FPU del diseño estaba a parte de decodificador de la instrucción y de las piezas de número entero, permitiendo que el decodificador envíe instrucciones al FPU y a las unidades de ejecución ALU (número entero) al mismo tiempo. IBM complementó esto con un decodificador complejo de la instrucción que podría traer una instrucción, descifrar otra, y enviar uno al ALU y al FPU al mismo tiempo, dando por resultado uno de los primeros diseños de la CPU de Superscalar funcionando.
El sistema utilizó treinta y dos registros de 32 bits del número entero y otra treinta y dos comas flotantes 64-bit se colocan, cada uno en su propia unidad. La unidad de la rama también incluyó un número de " private" registros para su propio uso, incluyendo el contador de programa .
Los 801 eran un diseño simple, y un overcorrection a su simplicidad dio lugar al diseño de la ENERGÍA que era más complejo que la mayoría de las CPU del RISC. Por ejemplo, el sistema de instrucción de la ENERGÍA (y PowerPC) incluye sobre 100 de Op.-códigos de la longitud variable, muchos cuyo son las variaciones en otras. Esto compara (por ejemplo) con el BRAZO que tiene solamente 34 instrucciones.
Otra característica interesante de la arquitectura es un sistema de la dirección virtual del que traza todas las direcciones en un espacio de 52 pedacitos. De esta manera los usos pueden compartir memoria en un " flat" el espacio de 32 bits, y todos los programas pueden tener diversos bloques de 32 pedacitos cada uno.
Puestas en práctica
Las primeras CPU del POWER1 consistieron en tres unidades: rama, número entero y coma flotante. Éstos fueron atados con alambre juntos en una placa madre bastante larga para producir un solo sistema. POWER1 fue utilizado sobre todo en la serie RS/6000 de sitios de trabajo. El RSC era una versión monopastilla de POWER1 (el " SC" soportes para el " Solo Chip"), también utilizado en RS/6000s.
el POWER2 era un POWER1 producto-mejorado y era largo-vivo de la serie de ENERGÍA, lanzó adentro 1993 y todavía utilizó cinco años más tarde. Agregó una segunda unidad flotante, 256 KiB del escondrijo y una matemáticas flotante de 128 pedacitos.
el POWER3 siguió en 1998, moviéndose a una puesta en práctica 64-bit completo, mientras que seguía siendo totalmente compatible con el sistema de instrucción de la ENERGÍA. Éste había sido una de las metas del proyecto de ENERGÍA y el POWER3 era el primer de los procesadores de IBM para aprovecharse de él. También agregó un tercer ALU y un segundo decodificador de la instrucción, para un total de ocho unidades funcionales.
La serie POWER4 pone dos corazones completos de la CPU (si no similar al POWER3) en una sola viruta, velocidades él para arriba, y agrega conexiones de alta velocidad a hasta tres pares adicionales de las CPU POWER4. Pueden ser colocadas juntas en una placa madre para producir un bloque hueco del SMP 8-CPU. Cuando el proceso requiere alto rendimiento de procesamiento en vez de alta complejidad del código, una de un par de corazones puede ser apagado de modo que los corazones restantes tengan el escondrijo entero del autobús y L3 a sí mismos. El POWER4, incluso en sola forma de la base, era considerado por muchos ser la CPU más de gran alcance disponible en ese entonces.com/publications/mpw/issues/mpw091.html]
IBM desarrolló el procesador POWER5 en 2004.9 gigahertz fijó la cuenta más alta de SPECfp del monoprocesador de cualquier viruta del envío. El POWER5 acciona los eServers i5 y p5. Las mejoras en el POWER5 sobre el POWER4 incluyen: L2 un escondrijo más grande, un regulador de la memoria en la viruta, multithreading simultáneo que aparece al sistema operativo como las CPU múltiples, la gerencia avanzada de la energía, el modo single-tasking dedicado, el Hypervisor (tecnología de la virtualización), y EFuse (hardware que reencamina alrededor de averías). El Ravi Arimilli, principal diseñador del microprocesador de IBM ha dicho: " La viruta POWER5 es más de un diseño del alcance medio que pueda conducir hasta las partes altas y entonces abajo a las cosas como blades." Los servidores de IBM construidos con el procesador POWER5 ofrecen la virtualización del hardware bajo la forma de división lógico (LPAR). Con la característica de Micro-división, hasta diez particiones lógicas (LPARs) se pueden crear para cada CPU, los 64 más grandes que el sistema de manera puede funcionar con 256 sistemas operativos independientes. La capacidad dinámica LPAR permite una memoria, energía de la CPU y los dispositivos de entrada-salida se pueden mover dinámicamente entre las particiones. El considera también linux de en la energía .
En 2007, el POWER6 fue anunciado formalmente.
El desarrollo POWER7 está en curso.
CPU derivadas
¡ ¡El primer procesador de PowerPC, el PowerPC 601, era esencialmente una CPU del RSC con algunas de las instrucciones más básicas emuladas en el microcódigo, usar un interfaz de autobús basado en el diseño de Motorola 88000 . Esto permitió que IBM utilizara la CPU en un número de máquinas del sitio de trabajo, cambiando solamente la placa madre. Las arquitecturas desde entonces de PowerPC y de la ENERGÍA han divergido algo, pero siguen siendo sobre todo compatibles en el nivel de la instrucción.
El procesador radiación-endurecido RAD6000 usado en usos espaciales es un derivado de la arquitectura de la CPU de la ENERGÍA/RSC.
Basan en PowerPC (y así ENERGÍA) y se ha utilizado a la familia RS64 de IBM de procesadores en el RS/6000 y las líneas de productos de AS/400 . Se optimiza para las cargas de trabajo comerciales, y no tiene la energía de la coma flotante esperada en la línea eléctrica. Fue substituida por el POWER4.
El " de IBM; Gekko" el procesador es un modificado PowerPC 750CXe, usado en el Nintendo GameCube . El Broadway es un Gekko actualizado, hecho para Wii de s de Nintendo '.
El procesador de la célula también se deriva de la arquitectura de la ENERGÍA. Ofrece un solo complejo, base con hilos múltiples de Superscalar, juntada a ocho procesadores independientes del vector o a " Elements" de proceso sinérgico;. El procesador acciona el Playstation de Sony 3 así como los sistemas de Digitaces TV de las computadoras de Toshiba y rendimiento de alto de IBM.
El Xbox 360, la última generación consola del juego de s de Microsoft de ', utiliza un " de PowerPC del triple-corazón de la en-orden ; Xenon" el procesador con las unidades modificadas del vector registró en 3.
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