La familia del interfaz del paquete del sistema del de acuerdos de la interoperabilidad del foro óptico de la interred especifica los interfaces chip-to-chip, separada, del paquete de uso general en el establecimiento de una red óptico síncrono y los usos de Ethernet . Un uso típico de tal interfaz del nivel del paquete está entre un fundador (para la red óptica) o un MAC (para la red del IP) y un procesador de red. Otro uso de este interfaz pudo estar entre un ASIC del procesador del paquete y un dispositivo del encargado del tráfico.
Contexto
Hay dos categorías amplias de interfaces chip-to-chip. El primeros, ejemplificado por el PCI-Expresan y el HyperTransport, las ayudas leen y escriben de direcciones de memoria. La segunda categoría amplia lleva los paquetes del usuario sobre 1 o más canal y es ejemplificado por la familia de IEEE 802.3 de los interfaces de la independiente de los medios y la familia óptica del foro de la interred de interfaces del paquete del sistema. De estos dos pasados, la familia de interfaces del paquete del sistema se optimiza para llevar los paquetes del usuario de muchos canales. La familia de interfaces del paquete del sistema es la familia paquete-orientada, chip-to-chip más importante del interfaz usada entre los dispositivos en el paquete sobre SONET y la red de transporte óptica, que son los protocolos principales usados para llevar el Internet entre las ciudades.
Especificaciones
Los acuerdos son:SPI-3 – Interfaz del paquete para las capas de la comprobación y de acoplamiento para OC-48 (2.488 Gbit/s)
&ndash SPI-4.1; Fase 1 del nivel de interfaz físico del sistema 4 (SPI-4): Un interfaz de sistema para la interconexión entre la comprobación y la capa de acoplamiento, o entidades entre iguales que funcionan a una tarifa OC-192 (10 Gbit/s).2 – Fase 2 del nivel de interfaz del paquete del sistema 4 (SPI-4): Interfaz de sistema OC-192 para los dispositivos de la capa de la comprobación y de acoplamiento.
&ndash SPI-5; Interfaz del paquete para las capas de la comprobación y de acoplamiento para OC-768 (40 Gbit/s)
&ndash de SPI-S; Interfaz escalable del paquete del sistema - útil para los interfaces que comienzan con OC-48 y que escalan en la gama de Terabit
Historia de las especificaciones
Estos acuerdos crecieron fuera PL-3 de las definiciones de interfaz de POS-PHY y PL-4 que ellos mismos vinieron definiciones de s Utopía del foro atmósfera del 'que habían incluido:Nivel 1, 8 un pedacito, 25 de Utopía; Interfaz del megaciclo que apoya OC-3 y acoplamientos más lentos del acoplamiento (o múltiples que agregan a menos de 200 mbit/s).
Nivel 2, 16 un pedacito, 50 de Utopía; Interfaz del megaciclo que apoya OC-12 o los acoplamientos múltiples que agregan a menos de 800 mbit/s.
El interfaz del paquete del sistema o SPI como se sabe extensamente es un protocolo para las transferencias del paquete y de la célula entre los dispositivos de la capa de PHY y de ACOPLAMIENTO en usos del multi-gigabit. Este protocolo ha sido desarrollado por el foro óptico de la interred (OIF) y es el emerger rápido como uno de los estándares más importantes de la integración de la historia de telecomunicaciones y del establecimiento de una red de datos. Los dispositivos que ejecutan SPI se especifican típicamente con la línea tarifas de 700~800 mbit/s y de en algunos casos hasta 1 Gbit/s. La última versión es la fase 2 de SPI 4 también sabida pues SPI 4.2 entrega anchura de banda de hasta 16 Gbit/s para un interfaz de 16 pedacitos.
Usos
Un uso del ejemplo del interfaz de SPI está en procesadores de red de conexión a los dispositivos de la capa de PHY. conexión del MSF de IXP2800 (capa de ACOPLAMIENTO) con el fundador de IXF (capa de PHY).
Detalles técnicos
SPI 4.2
El interfaz de SPI 4.2 se compone del reloj de alta velocidad, del control, y de líneas de datos y de líneas de estado del almacenador intermediario de una velocidad más baja primero en entrar, primero en salir. La línea de datos de alta velocidad incluye un ómnibus de datos de 16 bits, una 1 línea de control del pedacito y un reloj doble de la tarifa (DDR) de datos. El reloj puede funcionar hasta 500 Megaciclo, apoyando hasta 1 GigaTransfer por segundo. La porción del estado del almacenador intermediario del primero en entrar, primero en salir consiste en un canal del estado de 2 pedacitos y un reloj.2 apoya una anchura de los datos de 16 pedacitos y puede ser PHY-acoplamiento, acoplamiento-acoplamiento, acoplamiento-PHY o conexión de PHY-PHY. Las ayudas del interfaz de SPI 4.2 hasta 256 direcciones portuarias con el control de flujo independiente para cada uno.Para asegurar el uso óptimo de los almacenadores intermediarios de rx/tx en los dispositivos conectados con el interfaz de SPI, el tamaño del elemento de RBUF/TBUF en esos dispositivos debe emparejar el tamaño de la explosión de los datos SPI-4.2 a las tarifas realzadas A estas altas tarifas de datos, llega a ser más desafiador para manejar la posición oblicua entre el reloj y las señales de datos.2 especifica una secuencia del entrenamiento que se pueda utilizar por los receptores para corregir la posición oblicua hasta +/- 1 período del pedacito. Esta función se refiere comúnmente como alineación dinámica de la fase (DPA).
| Random links: | Pipa de echada | Barbara Boxer | golondrina de mar Blanco-coa alas | Barroco de Naryshkin | Índice mental del funcionamiento |